电子电路设计 数字篇

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数制和码制数字电路这门课程主要任务就是学习由适合人脑的数学，进化到适合硬件电路用的数学。数字编码方式有很多种，目的是实现硬件电路的某种便利。

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逻辑函数及其描述方法介绍了几种基本逻辑门的含义，逻辑代数的3个公式和代入定理和逻辑函数的4种描述方法。

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最小项与卡诺图化简介绍最小项及其获取方法，以及卡诺图的物理意义及化简方法。

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含无关项的逻辑函数在逻辑函数中，对输入变量取值的有限制，在这些取值下为1的最小项称为约束项。在输入变量某些取值下，函数值为1或为0不影响逻辑电路的功能，在这些取值下为1的最小项称为任意项。逻辑函数中的无关项：约束项和任意项可以写入函数式，也可不包含在函数式中，因此统称为无关项。

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数字电路的输入和输出结构不同种类数字IC的输入电平门限，输出电平极限值是不同的。CMOS芯片的噪声门限大于TTL芯片。介绍了三种典型的数字芯片输出结构，包括强1强0的图腾柱、三态门和强0弱1的OC/OD门。

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组合逻辑电路设计组合逻辑电路与时序逻辑电路相比，在电路功能上，任意时刻的输出仅取决于该时刻的输入；在电路结构上，不含记忆（存储）元件。

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Quartus II使用简介PLD的种类包括CPLD和FPGA。介绍了Cyclone IV与Qaurtus II 14.1的关系，在Quartus中如何新建工程，module开始，endmodule结尾的模块代码举例，编译Verilog HDL工程文件并查看RTL设计。

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编码器与译码器主要介绍了编码器与优先编码器的含义，译码器与显示译码器的含义，Verilog语言结构描述与行为描述方法，if/else 语句，always语句，case语句。

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加法器与数值比较器介绍了半加器概念、两种verilog语言，其描述方式包括结构描述和行为描述，全加器概念以及串行进位加法器，数值比较器的概念，多位数值比较器的实现逻辑。

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Verilog HDL模块的例化对于简单数字电路，可以由单一模块编写硬件描述语言代码。但是复杂的数字电路中，总是包含很多现有模板。使用若干现有模块构造新模块称为模块的例化。

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Verilog组合逻辑的VWF仿真在Verilog HDL代码编译通过以后，需要验证代码功能正确。可以选择仿真或者是下载代码到芯片实际检测。复杂代码很难一次成功，进行仿真的意义重大，仿真代码的长度往往比模块代码更长。本次课先介绍最简单的一种仿真方法，quartus自带的波形仿真VWF（Vector Waveform File）。

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触发器及其verilog描述介绍了几种常用触发器及其verilog描述，包括SR锁存器、D触发器、JK触发器

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时序逻辑电路概述介绍了时序逻辑电路的三个描述方程，以及时序逻辑电路的分析和描述方法。

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状态机建模状态机建模是数电中最重要最核心的内容。设计出状态机（状态转换图）相当于数学中的列方程，是需要智商和技巧的。有了状态机（状态转换图），如何实现它，相当于数学中的解方程，是有固定方法的。

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时序逻辑电路设计根据状态机（状态转换图），实现具体的数字电路，有两类方法；由状态转换图得到次态卡诺图，再列出三大方程（驱动方程、状态方程、输出方程），再选定组合逻辑元件和触发器（存储器）实现电路；由硬件描述语言，直接对状态机进行描述，利用Quartus软件实现电路设计。

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Verilog Test Bench仿真VWF波形图仿真仅能“制造”出很有限的激励波形，无法满足复杂仿真需求。在Quartus II中14.1版本（因大学计划保留）是之后支持VWF仿真的版本。在安装verilog软件时，安装过一个ModleSim-Altera软件，这是ModleSim的免费版本，可提供Test Bench全功能仿真（比收费版速度稍慢）。

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移位寄存器与非阻塞赋值主要介绍了移位寄存器的结构和功能，阻塞赋值与非阻塞赋值的区别，阻塞赋值对赋值顺序有要求，非阻塞赋值在过程块内顺序无要求。

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计数器与LED闪烁灯计数器主要用于计数、分频、定时、产生节拍脉冲等。列举了其典型应用案例，基于晶振分频时钟信号的闪烁灯。

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跑马灯与电子琴大量数字电路都是基于计数器原理实现的，本节课将介绍基于计数器的跑马灯和电子琴。

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数码管动态及滚动显示本节课将介绍基于计数器的数码管显示。通过产生一个刷新时钟（计数器），实现数码管动态显示。通过增加一个更低频率的位移时钟（计数器），实现滚动显示。

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