数字系统设计与Verilog HDL

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Verilog模块的结构3.1结构描述，通过调用库中的元件或是已设计好的模块来完成设计实体功能的描述。在设计中，描述只表示元件（或模块）和元件（或模块）之间的互连，就像网表一样，当调用库中不存在的元件时，必须首先进行元件的创建；通过本节的学习，掌握Verilog结构描述的方法。

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Verilog词法规则3.2行为描述，就是对设计实体的数学模型的描述，其抽象程度远高于结构描述。行为描述类似于高级编程语言，当描述一个设计实体的行为时，无须知道具体电路的结构，只需要描述清楚输入与输出信号的行为，而不必花费精力关注设计功能的门级实现；通过本节的学习，掌握Verilog行为描述的方法。

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数据类型3.3数据类型（Data Type）是用来表示数字电路中的物理连线、数据存储和传输单元等物理量的。深入理解Verilog的数据类型，掌握net型数据类型、Variable型数据类型的定义和使用方法。

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向量与存储器3.4学习标量、向量、位选择、域选择、存储器等单元的定义与使用方法，能熟练掌握用标量、向量、位选择、域选择、存储器来编写Verilog程序的方法，在程序中正确使用这些结构单元实现设计，提高编程效率和可靠性。

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参数与宏替换3.5在Verilog语言中，用参数parameter来定义符号常量，即用一个参数名来代表一个常量；掌握参数parameter的定义方法，了解参数和宏替换的区别，学习使用参数和宏替换提高Verilog程序的编写效率和可读性。

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Verilog运算符（一）3.6Verilog语言提供了丰富的运算符，掌握算术运算符、逻辑运算符、位运算符、关系运算符的使用方法，了解运算符的可综合性，学会用运算符编写可综合的Verilog程序。

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Verilog结构描述4.1了解VHDL语言的发展历史和国际标准，了解VHDL模块的结构，初步了解VHDL程序的三大元素，通过一个具体的实例来认识VHDL程序的基本结构，达到快速入门的目的。

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行为描述4.2结构描述，通过调用库中的元件或是已设计好的模块来完成设计实体功能的描述。在设计中，描述只表示元件（或模块）和元件（或模块）之间的互连，就像网表一样，当调用库中不存在的元件时，必须首先进行元件的创建；通过本节的学习，掌握Verilog结构描述的方法。

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数据流描述4.3数据流描述方式设计电路与用传统的逻辑方程设计电路很相似，设计中只要有了布尔代数表达式，就很容易将其用数据流方式表达出来。表达方法是用Verilog语言中的逻辑运算符置换布尔逻辑运算符即可；通过本节的学习，掌握Verilog数据流描述的方法。

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模块例化与调用4.4掌握多层次结构电路的设计方法，掌握图形方式的模块例化和文本方式的模块例化方法，掌握图形和文本混合设计的方法；掌握位置对应方式、信号名关联对应方式进行模块例化的方法。

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过程语句与块语句4.5Verilog HDL支持许多高级行为语句，使其成为结构化和行为性的语言，了解Verilog语句的可综合性，掌握always过程语句使用方法，学习敏感信号表达式和posedge与negedge关键字的正确使用方法。

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赋值语句4.6掌握assign持续赋值语句、过程赋值语句的使用方法，深入理解非阻塞（non_blocking）赋值方式、阻塞（blocking）赋值方式的区别与行为特征，能正确使用非阻塞赋值方式、阻塞赋值方式描述数字电路。

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条件语句4.7学习if-else语句、case语句的语法规则和使用方法，掌握if-else语句、case语句的嵌套使用方法；注意if-else语句、case语句的区别，在使用if-else语句时，注意优先级的判别，熟练掌握用if-else语句、case语句描述复杂逻辑的使用方法。

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循环语句4.8学习for语句、repeat语句、while语句的语法规则和使用方法，需要注意，由于绝大多数的综合器都支持for循环语句，在可综合的设计中，若需要用到循环语句时，应首先考虑用for语句实现。

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任务与函数4.9利用任务和函数可以把一个大的程序模块分解成许多小的任务和函数，以方便调试，并且能使程序结构清晰；掌握任务（task）和函数（function）的定义方法，能使用任务和函数编写Verilog程序，注意任务与函数的区别。